2026年8月20日，SK海力士联合弗吉尼亚大学、麻省理工学院、伊利诺伊大学厄巴纳-香槟分校、南洋理工大学及延世大学等机构，在国际顶级期刊《自然·电子学》（Nature Electronics）发表题为《面向高性能计算与人工智能的共封装光学器件》（Co-packaged optics for high-performance computing and artificial intelligence）的综述论文（DOI: 10.1038/s41928-026-01681-6）。这是全球HBM龙头首次在该级别学术期刊公开其AI互联架构蓝图，核心主张极为明确：将光互连从处理器之间扩展到内存接口，用光子中介层（photonic interposer）实现计算资源池与内存资源池的直接解耦互联。
这一主张的分量在于，它标志着光互连技术的应用边界正在从"GPU与GPU之间"向"GPU与内存之间"迁移。如果这一路线图落地，AI数据中心的基础架构将经历自HBM诞生以来最深刻的一次重构。
算力增长与带宽增长的剪刀差
论文首先重申了AI集群领域的一个经典数据：算力每两年增长约3倍，而互联带宽同期仅增长约1.4倍。二者之间的"剪刀差"持续扩大，结果是大量算力硬件因数据供给不足而空转。
这一矛盾在芯片内部和集群层面分别以不同形态显现。在芯片内部，HBM通过TSV硅通孔将多层DRAM垂直堆叠，使带宽从DDR5的约100GB/s量级跃升至HBM4的2TB/s以上——英伟达Rubin GPU配备288GB HBM4，带宽达22TB/s——有效缓解了"内存墙"。然而，当AI集群规模扩展至数千颗GPU时，瓶颈从芯片内部转移到了机架之间。传统铜缆互连受功耗和信号衰减制约，难以持续扩容。
SK海力士AI基础设施团队负责人洪承勋与合作者在论文中指出，即便计算芯片性能继续提升，如果芯片之间的数据移动能力无法同步增强，系统整体性能也难以提高。这一判断将问题从"单芯片内存够不够快"上升为"千卡集群的数据通路够不够宽"。
从"以电为中心"到"以光为中心"
论文提出的技术路线可概括为"以光为中心"（optics-centric）架构。其核心思路是借助光子中介层，将计算资源池（XPU pool）与内存资源池（memory pool）以光信号直接连接，使多个AI加速器共享大容量内存池，突破现有封装的物理限制。
这一架构与传统方案的差异在于数据通路的结构。现有方案中，光互连主要解决处理器之间、机架之间的数据传输，而内存与处理器之间仍依赖电信号互连。论文提出的架构则将光信号的覆盖范围向前推进了一步——直达内存接口。这意味着光收发器不再仅封装在交换芯片或GPU旁，而是与内存控制器共封装，形成光电混合的内存访问路径。
论文为下一代AI基础设施设定了明确的技术目标：单链路带宽超过100Tb/s，能效低于1pJ/bit，延迟低于10ns。这些指标共同指向一个目标：让数据搬运的成本和延迟降到足够低，使得内存池化在经济上变得可行。
HBM产能瓶颈加速光互连路线推进
光互连向内存延伸的紧迫性，部分来自HBM供应链的持续紧张。2026年，HBM已吞噬全球约25%的DRAM晶圆总产能，而三大原厂（SK海力士、三星、美光）的新增产能几乎全部配置于HBM产品线，传统消费级DRAM的增速仅约10%。
HBM4的量产进度印证了这一紧张格局。三星于2026年2月率先启动12层HBM4量产，带宽达2TB/s；SK海力士于7月启动面向英伟达的12层HBM4量产，从晶圆投片到出货仅耗时2个月，远低于行业通常的4个月周期，能效比前代提升超40%；美光HBM4专为英伟达平台设计，带宽超2.8TB/s。
然而，HBM4E的验证与良率爬坡仍存在不确定性。英伟达已将Rubin Ultra从最高规格的HBM4E 12hi调整为并行评估HBM4E 8hi、HBM4 12hi、HBM4 8hi等更低配置版本，部分版本显存容量最低仅192GB。这种"降配"策略反映出供应端两大瓶颈：DRAM晶圆产能持续紧缺，2027年出货量预计猛增50%至60%仍难以满足需求；12层HBM4E的验证周期与量产良率提升存在工程化风险。
在这一背景下，光互连向内存延伸具有双重战略意义：一方面，通过内存池化提升HBM的利用效率，减少每颗GPU必须独占满配HBM的需求；另一方面，为SK海力士自身构建超越HBM迭代的第二增长曲线——守住HBM是守住现在，押注光内存才是未来。
三星zHBM：另一种极致路径
与SK海力士"以光为中心"的路线不同，三星选择了将HBM推向物理极限的另一条路径。2026年8月11日，三星电子在未来存储与内存大会（Future Memory & Storage, FMS）上首次公开zHBM概念产品——将HBM直接垂直堆叠在AI加速器芯片之上，性能预计达到下一代HBM5的8倍。
zHBM本质上是"近存计算"的极致形态。传统HBM通过2.5D封装（如CoWoS）将GPU与HBM并排放置于硅中介层上；zHBM则进一步将HBM堆叠到计算芯片正上方，使数据路径从毫米级缩短到微米级。这一方案与SK海力士的光互连路线形成对照：三星追求在封装内部将电互连推到极致，SK海力士则在封装外部用光互连打破物理限制。
打个比方，如果把内存带宽比作高速公路，HBM4的2TB/s相当于8车道，而HBM5规划的4TB/s和4096-bit接口，相当于把高速公路扩到4096车道——数据通行的吞吐量跃升一个量级。
三星内存产品与技术执行副总裁SangJoon Hwang在GTC 2026上透露，HBM5基础裸片将采用2nm GAA工艺，接口位宽提升至4096-bit，总带宽达4TB/s，单堆栈容量80GB，采用16层DRAM堆叠。HBM5预计将浸没式冷却作为标准散热方案。
两条路线并非互斥。HBM5规格中的4096-bit接口和4TB/s带宽，恰恰是光互连向内存延伸所需的带宽量级。混合键合技术的成熟也在为两条路线提供共同的工程基础——三大原厂已确定在HBM5的20层堆叠世代中全面采用混合键合，SK海力士于2026年3月首次采购量产型混合键合设备。
对AI算力经济学的深层影响
光互连向内存延伸的真正价值，在于它可能改变AI算力的成本结构。
当前AI推理的成本在很大程度上取决于存储效率。模型每生成一个新token，就需要将庞大的历史KV Cache数据从HBM搬运到计算单元，搬运速度直接决定了推理延迟和吞吐。HBM4虽将单芯片带宽推至2TB/s以上，但每颗GPU仍需独占配置满额HBM，HBM毛利率高达60%至70%，是普通DDR内存的3到4倍。
如果光子中介层能够实现内存池化——多个AI加速器共享一个大容量内存池——那么HBM的配置模式将从"每GPU独占满配"转变为"按需动态分配"。这在理论上可以显著降低单GPU的HBM用量，同时提高内存的整体利用率。英伟达Rubin Ultra计算托架已搭载4个计算芯片和1TB HBM4E显存，如果内存池化路径可行，同等算力规模下的HBM总用量有望压缩。
产业协同的挑战
论文坦承，将光互连扩展到内存接口面临多重工程挑战。光子中介层需要将激光器、调制器、探测器等光子器件与DRAM存储单元在同一封装内集成，对封装工艺精度和热管理提出极高要求。论文强调，关键在于将内存器件、控制器、光子器件和封装作为一个整体系统进行协同设计——这意味着HBM厂商、GPU厂商、光模块厂商和封装厂商需要建立前所未有的紧密协作。
从产业链角度看，光互连向内存延伸还将扩大对磷化铟晶圆、硅光芯片和先进封装产能的需求。当前CPO技术已在交换芯片和GPU互连领域进入量产导入期——英伟达的Silicon Photonics产品和Coherent的CPO技术已在OFC 2026上展示——但向内存接口的延伸将使光子器件的需求量再上一个量级。
结语
SK海力士在Nature Electronics上发表的这篇综述，本质上是在回答一个产业级问题：当HBM的垂直堆叠逼近物理极限，当DRAM晶圆产能已成为AI扩张的硬约束，内存架构的下一步该往哪里走。论文给出的答案是：让光进入内存。这一路线图能否按预期落地，取决于光子器件集成度、混合键合良率和系统级协同设计能否在工程层面跟上理论预期。但无论如何，带宽墙的主战场已经从芯片内部转移到了机架之间，而光互连正是跨越这道墙的关键技术候选。
